Trodimenzionalna arhitektura tranzistora nazvana NanoStack

Krajem juna 2026. godine, tehnološki gigant IBM zvanično je predstavio revolucionarno dostignuće u svetu poluprovodnika – prvu tehnologiju čipova ispod jednog nanometra (sub-1nm), razvijenu na arhitekturi od 0.7 nanometara, odnosno 7 angstrema (7Å). U srcu ove istorijske prekretnice nalazi se potpuno nova trodimenzionalna arhitektura tranzistora nazvana NanoStack.

Decenijama unutra, poluprovodnička industrija je pratila Murov zakon smanjivanjem tranzistora u dve dimenzije (X i Y osa). Međutim, kako su komponente prišle dimenzijama samih atoma, fizika je postavila nepremostive barijere u vidu kvantnog tuneliranja i prevelikog curenja energije. Odgovor kompanije IBM na ovaj izazov je radikalan: umesto daljeg horizontalnog sabijanja, NanoStack otključava vertikalnu Z osu, gradeći tranzistore nagore – baš kao što moderni soliteri rešavaju problem prenaseljenosti u metropolama.

1. Evolucija tranzistora: Kako smo stigli do treće dimenzije?

Da bismo razumeli veličinu NanoStack arhitekture, moramo sagledati kako su se tranzistori menjali kroz istoriju. Tranzistori su u osnovi mikroskopski elektronski prekidači koji kontrolišu tok struje (jedinice i nule u digitalnom svetu). Tokom poslednjih petnaest godina, njihova struktura je prošla kroz tri ključne faze:

Planarni (2D) tranzistori: Standardni, ravni tranzistori korišćeni decenijama. Kada su njihove dimenzije pale ispod 20 nanometara, kapija (gate) više nije mogla efikasno da kontroliše kanal kroz koji teče struja, što je dovodilo do masovnog pregrevanja i gubitka energije.

FinFET (3D Fin) tehnologija: Uvedena početkom 2010-ih, ova arhitektura je podigla kanal u obliku uske „peraje“ (fin), omogućavajući kapiji da ga obavije sa tri strane. To je dramatično poboljšalo kontrolu struje i omogućilo razvoj čipova sve do 3-nanometarskih čvorova.

Nanosheet (GAA – Gate-All-Around): Tehnologija koju je IBM pionirski predstavio 2017. godine, a koja predstavlja osnovu današnjih 2nm čipova. Umesto vertikalne peraje, kanal se sastoji od nekoliko horizontalnih, ultra-tankih slojeva silicijuma (nanopločica) postavljenih jedni iznad drugih, dok ih kapija u potpunosti obavija sa sve četiri strane (360 stepeni).

Gde nastaje problem? Čak i kod Nanosheet dizajna, tranzistori negativnog tipa (n-type / NFET) i pozitivnog tipa (p-type / PFET), koji zajedno čine osnovni CMOS logički krug, i dalje stoje jedan pored drugog na površini silicijumskog vafera. Taj horizontalni prostor između njih postao je glavna prepreka daljem smanjenju čipova.

2. Šta je zapravo NanoStack arhitektura?

NanoStack predstavlja evolutivni skok sa Nanosheet dizajna na takozvanu monolitsku 3D integraciju (sekvencijalno slaganje). Umesto da NFET i PFET tranzistori stoje bočno jedan do drugog, NanoStack ih postavlja direktno jedan iznad drugog u vertikalni stub, koristeći napredno spajanje vafera (wafer bonding).

Međutim, prosto slaganje tranzistora donelo bi prevelike probleme sa pregrevanjem i poravnjanjem. Zato je IBM primenio tri ključne strukturne inovacije:

Cik-cak (Staggered) raspored

Tranzistori u NanoStack arhitekturi nisu poređani u savršeno simetričnim, vertikalnim blokovima, već su raspoređeni u alternirajućim, „cik-cak“ strukturama (nalik na pravilno poređane cigle u zidu). Ovaj asimetrični raspored omogućava lakši pristup unutrašnjim kapijama tranzistora i dramatično olakšava proces interkonekcije, odnosno povezivanja žica unutar čipa.

Ultra-tanko dielektrično spajanje (Dielectric Bonding)

Da bi se dva sloja tranzistora uspešno spojila i funkcionisala kao jedna celina na atomskom nivou, IBM je razvio naprednu tehniku spajanja vafera pomoću ekstremno tankog izolacionog sloja (dielektrika). Ovaj proces ima izuzetno nizak stepen defekata i obezbeđuje savršeno preklapanje gornjeg i donjeg sloja tranzistora bez narušavanja njihovih električnih svojstava.

Nezavisna optimizacija kanala

Pošto se gornji i donji tranzistori proizvode u odvojenim koracima, inženjeri sada mogu da koriste potpuno različite materijale i hemijske sastave za NFET i PFET kanale. U tradicionalnim čipovima, morao se praviti kompromis jer su se obe komponente procesuirale istovremeno na istoj površini. NanoStack omogućava da se svaki tranzistor maksimalno optimizuje za svoju specifičnu ulogu.

3. Performanse, energetska efikasnost i gustina

Rezultati koje NanoStack donosi u okviru 0.7nm laboratorijskog prototipa su bez presedana i rešavaju dva najveća problema moderne računske tehnologije: nedostatak prostora i energetsku krizu data centara.

Gustina bez premca: NanoStack omogućava pakovanje blizu 100 milijardi tranzistora na površinu veličine ljudskog nokta. To je skoro dvostruko veća gustina u odnosu na IBM-ovu naprednu 2nm tehnologiju iz 2021. godine.

Kada se ove sirove brojke prevedu u realne performanse, dobijaju se sledeći projektovani parametri:

50% veća brzina (performanse): Pri istoj potrošnji energije, NanoStack čipovi mogu raditi polovinu brže od trenutnih 2nm rešenja, zahvaljujući skraćenim putanjama kojima putuju elektroni.

70% manja potrošnja energije: Ako se zadrže iste performanse kao kod 2nm čipova, NanoStack troši neverovatnih dve trećine manje struje. Za pametne telefone to znači višednevno trajanje baterije, a za ogromne AI data centre – drastično smanjenje računa za struju i troškova hlađenja.

4. Probijanje barijere: Spas za SRAM i AI sisteme

Jedan od najznačajnijih, a često previđenih aspekata IBM-ovog saopštenja jeste uspeh u skaliranju SRAM (Static Random-Access Memory) memorije.

SRAM je ultra-brza memorija koja se nalazi direktno na procesorskom čipu u vidu keš memorije (L1, L2, L3 keš). Ona snabdeva procesorska jezgra podacima u realnom vremenu. Dok su logički tranzistori napredovali iz generacije u generaciju, skaliranje SRAM memorije je praktično stajalo u mestu poslednjih 12 godina. Na procesorima od 3nm i 2nm, SRAM ćelije su počele da zauzimaju disproporcionalno veliki prostor na čipu jer se više nisu mogle horizontalno smanjivati bez gubitka stabilnosti. To je stvorilo takozvani „memorijski zid“, koji predstavlja glavno usko grlo za obradu masovnih AI modela.

1.Vertikalno sažimanje memorijske ćelije:Smanjenje površine za 40%.

Ukrštanjem i vertikalnim slaganjem tranzistora unutar same SRAM ćelije, NanoStack eliminiše lateralni (bočni) razmak između pozitivnih i negativnih tranzistora, čime se fizička veličina memorijskog bloka smanjuje za čak 40%.

2.Redukcija otpora Wordline linija:Smanjenje RC kašnjenja.

Inovativni gornje-donji spoj kapija (gate-merge contact) uspešno je proizveden na silicijumu. Rezultati pokazuju oko 20% manji kapacitet i drastično smanjenje otpora u kontrolnim linijama (wordline), što direktno ubrzava odziv memorije.

3.Razdvajanje memorijskih linija (Backside Bitlines):Rutiranje kroz poleđinu vafera.

Podaci se iz memorijskih ćelija izvode preko poleđine čipa, oslobađajući prednju stranu isključivo za logičke signale. Time se eliminišu međusobne smetnje i otpor žica.

4.Nezavisno podešavanje napona za čitanje i upis:Stabilnost na niskom naponu.

Pošto su gornji i donji slojevi tranzistora nezavisno optimizovani, inženjeri mogu precizno podesiti margine za čitanje i upis podataka odvojeno od ostatka procesora, omogućavajući stabilan rad memorije čak i na ekstremno niskim radnim naponima.

Ovaj proboj direktno menja pravila igre za veštačku inteligenciju. Veći kapacitet keš memorije na samom čipu znači da grafički procesori (GPU) i AI akceleratori ne moraju neprestano da povlače podatke iz eksterne memorije (poput HBM-a), čime se štedi ogromna količina energije i ubrzava izvršavanje zadataka.

5. Tehnološki izazovi na putu do komercijalne primene

Iako su laboratorijski rezultati fascinantni, prelazak sa naučnog rada na masovnu proizvodnju u fabrikama (fabovima) donosi izuzetno kompleksne inženjerske prepreke.

Dualna isporuka energije sa poleđine (Dual Backside Power Delivery)

U tradicionalnim čipovima, i mrežni vodovi za napajanje strujom i signalne žice koje prenose podatke nalaze se na istoj, gornjoj strani čipa (Front-End). To stvara stravičnu gužvu i dovodi do pada napona. NanoStack koristi BSPDN (Backside Power Distribution Network) – tehnologiju gde se kompletna elektromreža seli na suprotnu, donju stranu silicijumskog vafera. Izvođenje strujnih veza sa obe strane ovako složenog 3D tornja zahteva hirurški precizno bušenje mikroskopskih vertikalnih kanala (TSV – Through-Silicon Vias).

Termalni menadžment (Problem hlađenja)

Ovo je istorijski najveći razlog zašto 3D slaganje logičkih tranzistora do sada nije zaživelo. Kada postavite jedan operativni tranzistor direktno iznad drugog, gornji sloj praktično „zarobljava“ toplotu koju generiše donji sloj. Pošto konvencionalni sistemi hlađenja (poput vodenih blokova i hladnjaka) dodiruju samo spoljnu površinu čipa, unutrašnjost ovog mikro-solitera može razviti ekstremne temperature. IBM tvrdi da smanjenje potrošnje energije od 70% ublažava ovaj problem, ali termalni menadžment ostaje polje intenzivnog istraživanja.

Ekstremna litografija i suvi fotorezist

Za crtanje struktura na nivou od 7 angstrema, neophodne su nove mašine kompanije ASML sa visokom numeričkom aperturom (High-NA EUV). Pored toga, IBM u saradnji sa kompanijom Tokyo Electron (TEL) implementira tehnologiju suvog EUV fotorezista. Za razliku od tradicionalnih tečnih hemijskih metoda, suvi rezist omogućava drastično višu rezoluciju i preciznost prilikom prenošenja atomskih šablona na silicijum, smanjujući rizik od defekata pri spajanju slojeva.

6. Kada možemo očekivati prve NanoStack čipove?

IBM posluje po jedinstvenom modelu: oni ne proizvode čipove za masovno tržište, već razvijaju fundamentalne tehnologije u svom istraživačkom centru u Olbaniju (Njujork), koje potom licenciraju i razvijaju zajedno sa partnerima kao što su Samsung, Intel, TSMC, Lam Research i japanski Rapidus.

Trenutni zvanični planovi sugerišu sledeću hronologiju:

2026–2028: Komercijalizacija i stabilizacija prve generacije 2nm Nanosheet čipova u masovnoj proizvodnji.

2028–2030: Prelazak na tranzistorske čvorove od 1.4nm i 1nm koji će i dalje maksimalno eksploatisati horizontalni Nanosheet dizajn.

Oko 2031. godine: Očekuje se najranija komercijalna primena NanoStack arhitekture na sub-1nm nivou (0.7nm / 7Å).

Prema procenama analitičkih kuća poput TechInsights, NanoStack tehnologija nije samo privremeni korak, već platforma koja će osigurati stabilan napredak računarske snage u narednih 15 godina (sve do 2040. godine). Kada industrija iscrpi mogućnosti dvoslojnog NanoStack-a, ova arhitektura otvara jasan put ka višeslojnom (Multi-Stack) ređanju tranzistora, čime se vizija o mikroprocesorima kao trodimenzionalnim megapolisima u potpunosti ostvaruje.